課程目標 |
| 本課程通過大量的實際電路設(shè)計，使得學員可以在較短時間內(nèi)具備電路板設(shè)計的全面能力。 |
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培養(yǎng)對象 |
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對電路原理知識有一定了解，有過單片機或相關(guān)電路設(shè)計經(jīng)驗的工程師，企業(yè)硬件設(shè)計部門負責人。 |
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班級規(guī)模及環(huán)境 |
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為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進行。 |
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質(zhì)量保障 |
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1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結(jié)束后免費提供半年的技術(shù)支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業(yè)機會。 ☆合格學員免費頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。專注高端培訓13年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
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教學時間，教學地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：云峰大廈
最近開課時間(周末班/連續(xù)班/晚班）：PCB Layout班開課：2025年11月17日..合作共贏....實用實戰(zhàn)....實戰(zhàn)培訓....用心服務..........--即將開課--...................... |
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學時 |
課時： 共5天，每天6學時，總計30學時
◆外地學員：代理安排食宿（需提前預定）
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
☆合格學員免費頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)
專注高端培訓15年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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師資團隊 |
◆【趙老師】
10年來一直從事FPGA數(shù)字電路設(shè)計，高速DSP軟硬件的開發(fā)，高速PCB，Layout設(shè)計經(jīng)驗非常豐富。
精通Allegro cadence和candence SPECCTRAQuest等信號完整性仿真，精通高速PCB
SI仿真、Altium Designer以及PADS工具 。成功開發(fā)了多個高速DSP和FPGA結(jié)合的高難度項目。
◆【黃老師】
有15年的FPGA和DSP系統(tǒng)硬件開發(fā)經(jīng)驗,8年視頻和圖像處理領(lǐng)域的高速DSP系統(tǒng)硬、軟件和FPGA系統(tǒng)的設(shè)計和開發(fā)經(jīng)驗，高速系統(tǒng)設(shè)計經(jīng)驗非常豐富，精通Allegro
cadence和candence SPECCTRAQuest等信號完整性仿真，精通高速PCB SI仿真工具以及PADS,Altium
Designer等PCB設(shè)計工具。
★更多師資力量請見曙海師資團隊。 |
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課程進度安排 |
| 課程大綱 |
| 第一階段-原理圖設(shè)計 |
| 1. 繪制電路原理圖
1.1. 繪制電路原理圖的原則及步驟
1.2. 對原理圖的操作
1.3. 對元器件的操作
1.4. 繪制電路原理圖
1.5. 電路原理圖繪制的相關(guān)技巧
1.6. 實例介紹
1.7. 編譯項目及查錯
1.8. 生成原理圖網(wǎng)絡表文件
1.9. 生成和輸出各種報表和文件
2. 原理圖元器件庫管理
2.1 繪制元器件
2.2 庫文件輸出報表
3. 電路原理圖繪制的優(yōu)化方法
3.1 使用網(wǎng)絡標號進行電路原理圖繪制的優(yōu)化
3.2 使用端口進行電路原理圖繪制的優(yōu)化
3.3 使用自上而下的層次電路設(shè)計方法優(yōu)化繪制
3.4 使用自下而上的層次電路設(shè)計方法優(yōu)化繪制
3.5 層次設(shè)計電路的特點
3.6 在電路中標注元件其他相關(guān)參數(shù)優(yōu)化繪制
3.7 使用畫圖工具欄在電路中標注輸入／輸出信號
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| 第二階段-PCB板設(shè)計 |
| 4. PCB設(shè)計
4.1 創(chuàng)建pcb文件
4.2 pcb設(shè)計環(huán)境
4.3 元器件在altium designer中的驗證
4.4 制作元件封裝
4.5 規(guī)劃電路板及參數(shù)設(shè)置
4.6 設(shè)置工作層
4.7 設(shè)置網(wǎng)格及圖紙頁面
4.8 設(shè)置工作層面的顏色及顯示
4.9 設(shè)置系統(tǒng)環(huán)境參數(shù)
4.10 載入網(wǎng)絡表
5. 元件布局、布線
5.1 手動布局
5.2 自動布局
5.3 密度分析
5.4 三維預覽
5.5 pcb布線
6. pcb的輸出
6.1 pcb報表輸出
6.2 創(chuàng)建gerber文件
6.3 創(chuàng)建鉆孔文件
6.4 用戶向pcb加工廠商提交的信息
6.5 pcb和原理圖的交叉探針
6.6 智能pdf向?qū)? |
第三階段-電磁兼容的電路板設(shè)（高級設(shè)計） |
7. 濾波與屏蔽
7.1 濾波器件
7.2 旁路、濾波電容
7.3 額定電壓
7.4 絕緣電阻及漏電流
7.5 諧振頻率
7.6 電容選擇的要點
7.7 pcb板上電容的應用
7.8 濾波電路的設(shè)計
7.9 屏蔽
7.9.1屏蔽的原理
7.9.2屏蔽的規(guī)則
7.9.3設(shè)備孔的屏蔽
8. 電源完整性設(shè)計
8.1電源噪聲分析
8.1.1噪聲問題與分析
8.1.2同步開關(guān)噪聲
8.2電路去耦
8.2.1去耦電容的配置原則
8.2.2電容選擇
8.3電容組合的選擇
8.4電容在設(shè)計中的注意事項
8.5電容的擺放
8.6回路設(shè)計
8.6.1最小環(huán)路設(shè)計173
8.6.2最小化ssn174
9. 信號完整性分析
9.1信號完整性問題
9.1.1典型si問題
9.1.2si產(chǎn)生的因素
9.1.3電氣封裝中的
9.2si分析
9.2.1設(shè)計流程中的si分析
9.2.2si分析原則
9.3電路設(shè)計中的si問題
9.3.1上升時間與si的關(guān)系
9.3.2傳輸線效應、反射及串擾
9.3.3電源/地噪聲
9.4si解決措施
9.4.1隔離
9.4.2阻抗匹配
9.4.3內(nèi)電層與分割
9.4.4信號布線
9.4.5串擾
9.4.6電源退耦
9.5信號完整性最小化原則
9.5.1串擾最小化
9.5.2減小軌道塌陷
9.5.3網(wǎng)絡中信號質(zhì)量問題的最小化
9.5.4減小電磁干擾
10. 無線通信pcb設(shè)計與電磁兼容
10.1板材
10.1.1普通板材
10.1.2射頻專用板材
10.2隔離與屏蔽
10.2.1器件布局
10.2.2隔離
10.2.3屏蔽
10.3濾波
10.3.1電源的濾波
10.3.2線路的濾波
10.4接地
10.4.1就近接地
10.4.2大面積接地
10.4.3地平面的分布
10.4.4射頻接地
10.4.5接地應注意的問題
10.5布線
10.5.1阻抗
10.5.2轉(zhuǎn)角
10.5.3微帶線布線
10.5.4微帶線耦合
10.5.5微帶線功分器
10.5.6帶狀線布線
10.5.7信號線處理
10.5.8其他設(shè)計考慮
10.6射頻設(shè)計實例
10.6.1系統(tǒng)結(jié)構(gòu)
10.6.2無線終端硬件設(shè)計
10.6.3pcb板的抗干擾設(shè)計 |
第四階段-FPGA設(shè)計實戰(zhàn) |
11. FPGA設(shè)計實例
11.1 創(chuàng)建FPGA項目
11.1.1 從【Fies】面板中創(chuàng)建FPGA項目
11.1.2 從主頁（Home）中創(chuàng)建FPGA項目
11.1.3 從主菜單中創(chuàng)建FPGA項目
11.2 VHDL語言設(shè)計單元電路實例
11.2.1 為項目添加VHDL文件
11.2.2 編輯VHDL文件
11.2.3 根據(jù)VHDL文件創(chuàng)建原理圖元件符號
11.2.4 為新創(chuàng)建的原理圖元件命名
11.2.5 為項目添加原理圖文件
11.2.6 新創(chuàng)建元件的放置方法
11.3 FPGA項目設(shè)計實例
11.3.1 創(chuàng)建項目
11.3.2 為項目添加已有文件
11.3.3 BCD計數(shù)器項目文件內(nèi)容
11.3.4 創(chuàng)建項目的VHDL元件庫
11.3.5 編譯庫文件
11.3.6 創(chuàng)建項目元件庫
11.3.7 編輯項目原理圖
11.3.8 根據(jù)VHDL創(chuàng)建圖紙符號
11.3.9 放置導線、總線和網(wǎng)絡標簽
11.4 創(chuàng)建VHDL測試平臺
11.11.1 創(chuàng)建項目的VHDL程序
11.11.2 創(chuàng)建VHDL測試平臺
11.5 設(shè)計項目仿真
11.5.1 仿真參數(shù)設(shè)置
11.5.2 仿真初始化
11.5.3設(shè)置斷點
11.5.4 運行仿真
12. FPGA綜合布線設(shè)計實例
12.1 打開項目
12.2 創(chuàng)建約束文件
12.2.1 為項目添加約束文件
12.2.2 選擇FPGA芯片
12.2.3 添加端口約束
12.2.4 添加信號約束
12.3 添加管腳配置
12.4 項目結(jié)構(gòu)文件
12.5 編譯和綜合
12.5.1 啟動LiveDesign設(shè)計環(huán)境
12.5.2 設(shè)定硬件芯片
12.5.3 第三方開發(fā)工具的掛接
12.5.4 編譯項目進程（Compile）
12.5.5 項目綜合進程（Synthesize）
12.6 布局布線進程（Build）
12.6.1 轉(zhuǎn)換設(shè)計【Translate Design】
12.6.2 映射【Map Design Tb FPGA】
12.6.3 布局與布線【Place and Route】
12.6.4 時序分析【Timing Analysis】
12.6.5 創(chuàng)建Bit文件【Make Bit File】
12.7 下載Bit文件
13. 嵌入式系統(tǒng)設(shè)計
13.1 嵌入式系統(tǒng)簡介
13.1.1 嵌入式系統(tǒng)的定義
13.1.2 Altium Designer嵌入式系統(tǒng)設(shè)計簡介
13.1.3 Altium Designer嵌入式系統(tǒng)設(shè)計步驟
13.1.4 Altium Designer嵌入式系統(tǒng)設(shè)計基本知識
13.2 創(chuàng)建一個新的FPGA項目
13.3 繪制原理圖
13.3.1 檢索元件及添加元件庫
13.3.2 放置元件
13.3.3 放置導線、總線和總線連接器
13.3.4 放置電源端口
13.3.5 元件自動標識
13.3.6 放置忽略ERC檢查指示符
13.4 創(chuàng)建嵌入式軟件項目
13.11.1 創(chuàng)建嵌入式軟件項目
13.11.2 編寫c語言程序
13.5 設(shè)置嵌入式軟件項目選項參數(shù)
13.6 設(shè)置項目間的關(guān)聯(lián)屬性
13.6.1 設(shè)置處理器屬性
13.6.2 建立項目關(guān)聯(lián)體系
13.7 為項目添加配置
13.8 編譯項目產(chǎn)生的文件簡介
13.9 下載驗證設(shè)計 |
第五階段-電腦主板設(shè)計實戰(zhàn) |
電腦主板設(shè)計主要內(nèi)容有:
1.電腦功能方框圖培訓。
2.元件庫建立管理
3.電腦原理圖設(shè)計
4.電腦PCB疊層結(jié)構(gòu)、阻抗控制介紹
5.電腦PCB布局以及布線設(shè)計
6.電腦EMC設(shè)計
7.電腦PCB設(shè)計實例 |
首 頁 
總部李老師
